ColdFire Ethernet support.
git-svn-id: svn://svn.savannah.nongnu.org/qemu/trunk@2942 c046a42c-6fe2-441c-8c8c-71466251a162
This commit is contained in:
pbrook
parent
d0bdf2a28b
commit
7e049b8a19
@ -467,7 +467,7 @@ ifeq ($(TARGET_BASE_ARCH), sh4)
|
||||
VL_OBJS+= shix.o sh7750.o sh7750_regnames.o tc58128.o
|
||||
endif
|
||||
ifeq ($(TARGET_BASE_ARCH), m68k)
|
||||
VL_OBJS+= an5206.o mcf5206.o ptimer.o mcf_uart.o mcf_intc.o mcf5208.o
|
||||
VL_OBJS+= an5206.o mcf5206.o ptimer.o mcf_uart.o mcf_intc.o mcf5208.o mcf_fec.o
|
||||
VL_OBJS+= m68k-semi.o
|
||||
endif
|
||||
ifdef CONFIG_GDBSTUB
|
||||
|
||||
19
hw/mcf5208.c
19
hw/mcf5208.c
@ -236,10 +236,27 @@ static void mcf5208evb_init(int ram_size, int vga_ram_size, int boot_device,
|
||||
|
||||
mcf5208_sys_init(pic);
|
||||
|
||||
if (nb_nics > 1) {
|
||||
fprintf(stderr, "Too many NICs\n");
|
||||
exit(1);
|
||||
}
|
||||
if (nd_table[0].vlan) {
|
||||
if (nd_table[0].model == NULL
|
||||
|| strcmp(nd_table[0].model, "mcf_fec") == 0) {
|
||||
mcf_fec_init(&nd_table[0], 0xfc030000, pic + 36);
|
||||
} else if (strcmp(nd_table[0].model, "?") == 0) {
|
||||
fprintf(stderr, "qemu: Supported NICs: mcf_fec\n");
|
||||
exit (1);
|
||||
} else {
|
||||
fprintf(stderr, "qemu: Unsupported NIC: %s\n", nd_table[0].model);
|
||||
exit (1);
|
||||
}
|
||||
}
|
||||
|
||||
/* 0xfc000000 SCM. */
|
||||
/* 0xfc004000 XBS. */
|
||||
/* 0xfc008000 FlexBus CS. */
|
||||
/* 0xfc030000 FEC. */
|
||||
/* 0xfc030000 FEC. */
|
||||
/* 0xfc040000 SCM + Power management. */
|
||||
/* 0xfc044000 eDMA. */
|
||||
/* 0xfc048000 INTC. */
|
||||
|
||||
456
hw/mcf_fec.c
Normal file
456
hw/mcf_fec.c
Normal file
@ -0,0 +1,456 @@
|
||||
/*
|
||||
* ColdFire Fast Ethernet Controller emulation.
|
||||
*
|
||||
* Copyright (c) 2007 CodeSourcery.
|
||||
*
|
||||
* This code is licenced under the GPL
|
||||
*/
|
||||
#include "vl.h"
|
||||
/* For crc32 */
|
||||
#include <zlib.h>
|
||||
|
||||
//#define DEBUG_FEC 1
|
||||
|
||||
#ifdef DEBUG_FEC
|
||||
#define DPRINTF(fmt, args...) \
|
||||
do { printf("mcf_fec: " fmt , ##args); } while (0)
|
||||
#else
|
||||
#define DPRINTF(fmt, args...) do {} while(0)
|
||||
#endif
|
||||
|
||||
#define FEC_MAX_FRAME_SIZE 2032
|
||||
|
||||
typedef struct {
|
||||
qemu_irq *irq;
|
||||
VLANClientState *vc;
|
||||
uint32_t irq_state;
|
||||
uint32_t eir;
|
||||
uint32_t eimr;
|
||||
int rx_enabled;
|
||||
uint32_t rx_descriptor;
|
||||
uint32_t tx_descriptor;
|
||||
uint32_t ecr;
|
||||
uint32_t mmfr;
|
||||
uint32_t mscr;
|
||||
uint32_t rcr;
|
||||
uint32_t tcr;
|
||||
uint32_t tfwr;
|
||||
uint32_t rfsr;
|
||||
uint32_t erdsr;
|
||||
uint32_t etdsr;
|
||||
uint32_t emrbr;
|
||||
uint8_t macaddr[6];
|
||||
} mcf_fec_state;
|
||||
|
||||
#define FEC_INT_HB 0x80000000
|
||||
#define FEC_INT_BABR 0x40000000
|
||||
#define FEC_INT_BABT 0x20000000
|
||||
#define FEC_INT_GRA 0x10000000
|
||||
#define FEC_INT_TXF 0x08000000
|
||||
#define FEC_INT_TXB 0x04000000
|
||||
#define FEC_INT_RXF 0x02000000
|
||||
#define FEC_INT_RXB 0x01000000
|
||||
#define FEC_INT_MII 0x00800000
|
||||
#define FEC_INT_EB 0x00400000
|
||||
#define FEC_INT_LC 0x00200000
|
||||
#define FEC_INT_RL 0x00100000
|
||||
#define FEC_INT_UN 0x00080000
|
||||
|
||||
#define FEC_EN 2
|
||||
#define FEC_RESET 1
|
||||
|
||||
/* Map interrupt flags onto IRQ lines. */
|
||||
#define FEC_NUM_IRQ 13
|
||||
static const uint32_t mcf_fec_irq_map[FEC_NUM_IRQ] = {
|
||||
FEC_INT_TXF,
|
||||
FEC_INT_TXB,
|
||||
FEC_INT_UN,
|
||||
FEC_INT_RL,
|
||||
FEC_INT_RXF,
|
||||
FEC_INT_RXB,
|
||||
FEC_INT_MII,
|
||||
FEC_INT_LC,
|
||||
FEC_INT_HB,
|
||||
FEC_INT_GRA,
|
||||
FEC_INT_EB,
|
||||
FEC_INT_BABT,
|
||||
FEC_INT_BABR
|
||||
};
|
||||
|
||||
/* Buffer Descriptor. */
|
||||
typedef struct {
|
||||
uint16_t flags;
|
||||
uint16_t length;
|
||||
uint32_t data;
|
||||
} mcf_fec_bd;
|
||||
|
||||
#define FEC_BD_R 0x8000
|
||||
#define FEC_BD_E 0x8000
|
||||
#define FEC_BD_O1 0x4000
|
||||
#define FEC_BD_W 0x2000
|
||||
#define FEC_BD_O2 0x1000
|
||||
#define FEC_BD_L 0x0800
|
||||
#define FEC_BD_TC 0x0400
|
||||
#define FEC_BD_ABC 0x0200
|
||||
#define FEC_BD_M 0x0100
|
||||
#define FEC_BD_BC 0x0080
|
||||
#define FEC_BD_MC 0x0040
|
||||
#define FEC_BD_LG 0x0020
|
||||
#define FEC_BD_NO 0x0010
|
||||
#define FEC_BD_CR 0x0004
|
||||
#define FEC_BD_OV 0x0002
|
||||
#define FEC_BD_TR 0x0001
|
||||
|
||||
static void mcf_fec_read_bd(mcf_fec_bd *bd, uint32_t addr)
|
||||
{
|
||||
cpu_physical_memory_read(addr, (uint8_t *)bd, sizeof(*bd));
|
||||
be16_to_cpus(&bd->flags);
|
||||
be16_to_cpus(&bd->length);
|
||||
be32_to_cpus(&bd->data);
|
||||
}
|
||||
|
||||
static void mcf_fec_write_bd(mcf_fec_bd *bd, uint32_t addr)
|
||||
{
|
||||
mcf_fec_bd tmp;
|
||||
tmp.flags = cpu_to_be16(bd->flags);
|
||||
tmp.length = cpu_to_be16(bd->length);
|
||||
tmp.data = cpu_to_be32(bd->data);
|
||||
cpu_physical_memory_write(addr, (uint8_t *)&tmp, sizeof(tmp));
|
||||
}
|
||||
|
||||
static void mcf_fec_update(mcf_fec_state *s)
|
||||
{
|
||||
uint32_t active;
|
||||
uint32_t changed;
|
||||
uint32_t mask;
|
||||
int i;
|
||||
|
||||
active = s->eir & s->eimr;
|
||||
changed = active ^s->irq_state;
|
||||
for (i = 0; i < FEC_NUM_IRQ; i++) {
|
||||
mask = mcf_fec_irq_map[i];
|
||||
if (changed & mask) {
|
||||
DPRINTF("IRQ %d = %d\n", i, (active & mask) != 0);
|
||||
qemu_set_irq(s->irq[i], (active & mask) != 0);
|
||||
}
|
||||
}
|
||||
s->irq_state = active;
|
||||
}
|
||||
|
||||
static void mcf_fec_do_tx(mcf_fec_state *s)
|
||||
{
|
||||
uint32_t addr;
|
||||
mcf_fec_bd bd;
|
||||
int frame_size;
|
||||
int len;
|
||||
uint8_t frame[FEC_MAX_FRAME_SIZE];
|
||||
uint8_t *ptr;
|
||||
|
||||
DPRINTF("do_tx\n");
|
||||
ptr = frame;
|
||||
frame_size = 0;
|
||||
addr = s->tx_descriptor;
|
||||
while (1) {
|
||||
mcf_fec_read_bd(&bd, addr);
|
||||
DPRINTF("tx_bd %x flags %04x len %d data %08x\n",
|
||||
addr, bd.flags, bd.length, bd.data);
|
||||
if ((bd.flags & FEC_BD_R) == 0) {
|
||||
/* Run out of descriptors to transmit. */
|
||||
break;
|
||||
}
|
||||
len = bd.length;
|
||||
if (frame_size + len > FEC_MAX_FRAME_SIZE) {
|
||||
len = FEC_MAX_FRAME_SIZE - frame_size;
|
||||
s->eir |= FEC_INT_BABT;
|
||||
}
|
||||
cpu_physical_memory_read(bd.data, ptr, len);
|
||||
ptr += len;
|
||||
frame_size += len;
|
||||
if (bd.flags & FEC_BD_L) {
|
||||
/* Last buffer in frame. */
|
||||
DPRINTF("Sending packet\n");
|
||||
qemu_send_packet(s->vc, frame, len);
|
||||
ptr = frame;
|
||||
frame_size = 0;
|
||||
s->eir |= FEC_INT_TXF;
|
||||
}
|
||||
s->eir |= FEC_INT_TXB;
|
||||
bd.flags &= ~FEC_BD_R;
|
||||
/* Write back the modified descriptor. */
|
||||
mcf_fec_write_bd(&bd, addr);
|
||||
/* Advance to the next descriptor. */
|
||||
if ((bd.flags & FEC_BD_W) != 0) {
|
||||
addr = s->etdsr;
|
||||
} else {
|
||||
addr += 8;
|
||||
}
|
||||
}
|
||||
s->tx_descriptor = addr;
|
||||
}
|
||||
|
||||
static int mcf_fec_enable_rx(mcf_fec_state *s)
|
||||
{
|
||||
mcf_fec_bd bd;
|
||||
|
||||
mcf_fec_read_bd(&bd, s->rx_descriptor);
|
||||
s->rx_enabled = ((bd.flags & FEC_BD_E) != 0);
|
||||
if (!s->rx_enabled)
|
||||
DPRINTF("RX buffer full\n");
|
||||
}
|
||||
|
||||
static void mcf_fec_reset(mcf_fec_state *s)
|
||||
{
|
||||
s->eir = 0;
|
||||
s->eimr = 0;
|
||||
s->rx_enabled = 0;
|
||||
s->ecr = 0;
|
||||
s->mscr = 0;
|
||||
s->rcr = 0x05ee0001;
|
||||
s->tcr = 0;
|
||||
s->tfwr = 0;
|
||||
s->rfsr = 0x500;
|
||||
}
|
||||
|
||||
static uint32_t mcf_fec_read(void *opaque, target_phys_addr_t addr)
|
||||
{
|
||||
mcf_fec_state *s = (mcf_fec_state *)opaque;
|
||||
switch (addr & 0x3ff) {
|
||||
case 0x004: return s->eir;
|
||||
case 0x008: return s->eimr;
|
||||
case 0x010: return s->rx_enabled ? (1 << 24) : 0; /* RDAR */
|
||||
case 0x014: return 0; /* TDAR */
|
||||
case 0x024: return s->ecr;
|
||||
case 0x040: return s->mmfr;
|
||||
case 0x044: return s->mscr;
|
||||
case 0x064: return 0; /* MIBC */
|
||||
case 0x084: return s->rcr;
|
||||
case 0x0c4: return s->tcr;
|
||||
case 0x0e4: /* PALR */
|
||||
return (s->macaddr[0] << 24) | (s->macaddr[1] << 16)
|
||||
| (s->macaddr[2] << 8) | s->macaddr[3];
|
||||
break;
|
||||
case 0x0e8: /* PAUR */
|
||||
return (s->macaddr[4] << 24) | (s->macaddr[5] << 16) | 0x8808;
|
||||
case 0x0ec: return 0x10000; /* OPD */
|
||||
case 0x118: return 0;
|
||||
case 0x11c: return 0;
|
||||
case 0x120: return 0;
|
||||
case 0x124: return 0;
|
||||
case 0x144: return s->tfwr;
|
||||
case 0x14c: return 0x600;
|
||||
case 0x150: return s->rfsr;
|
||||
case 0x180: return s->erdsr;
|
||||
case 0x184: return s->etdsr;
|
||||
case 0x188: return s->emrbr;
|
||||
default:
|
||||
cpu_abort(cpu_single_env, "mcf_fec_read: Bad address 0x%x\n",
|
||||
(int)addr);
|
||||
return 0;
|
||||
}
|
||||
}
|
||||
|
||||
void mcf_fec_write(void *opaque, target_phys_addr_t addr, uint32_t value)
|
||||
{
|
||||
mcf_fec_state *s = (mcf_fec_state *)opaque;
|
||||
switch (addr & 0x3ff) {
|
||||
case 0x004:
|
||||
s->eir &= ~value;
|
||||
break;
|
||||
case 0x008:
|
||||
s->eimr = value;
|
||||
break;
|
||||
case 0x010: /* RDAR */
|
||||
if ((s->ecr & FEC_EN) && !s->rx_enabled) {
|
||||
DPRINTF("RX enable\n");
|
||||
mcf_fec_enable_rx(s);
|
||||
}
|
||||
break;
|
||||
case 0x014: /* TDAR */
|
||||
if (s->ecr & FEC_EN) {
|
||||
mcf_fec_do_tx(s);
|
||||
}
|
||||
break;
|
||||
case 0x024:
|
||||
s->ecr = value;
|
||||
if (value & FEC_RESET) {
|
||||
DPRINTF("Reset\n");
|
||||
mcf_fec_reset(s);
|
||||
}
|
||||
if ((s->ecr & FEC_EN) == 0) {
|
||||
s->rx_enabled = 0;
|
||||
}
|
||||
break;
|
||||
case 0x040:
|
||||
/* TODO: Implement MII. */
|
||||
s->mmfr = value;
|
||||
break;
|
||||
case 0x044:
|
||||
s->mscr = value & 0xfe;
|
||||
break;
|
||||
case 0x064:
|
||||
/* TODO: Implement MIB. */
|
||||
break;
|
||||
case 0x084:
|
||||
s->rcr = value & 0x07ff003f;
|
||||
/* TODO: Implement LOOP mode. */
|
||||
break;
|
||||
case 0x0c4: /* TCR */
|
||||
/* We transmit immediately, so raise GRA immediately. */
|
||||
s->tcr = value;
|
||||
if (value & 1)
|
||||
s->eir |= FEC_INT_GRA;
|
||||
break;
|
||||
case 0x0e4: /* PALR */
|
||||
s->macaddr[0] = value >> 24;
|
||||
s->macaddr[1] = value >> 16;
|
||||
s->macaddr[2] = value >> 8;
|
||||
s->macaddr[3] = value;
|
||||
break;
|
||||
case 0x0e8: /* PAUR */
|
||||
s->macaddr[4] = value >> 24;
|
||||
s->macaddr[5] = value >> 16;
|
||||
break;
|
||||
case 0x0ec:
|
||||
/* OPD */
|
||||
break;
|
||||
case 0x118:
|
||||
case 0x11c:
|
||||
case 0x120:
|
||||
case 0x124:
|
||||
/* TODO: implement MAC hash filtering. */
|
||||
break;
|
||||
case 0x144:
|
||||
s->tfwr = value & 3;
|
||||
break;
|
||||
case 0x14c:
|
||||
/* FRBR writes ignored. */
|
||||
break;
|
||||
case 0x150:
|
||||
s->rfsr = (value & 0x3fc) | 0x400;
|
||||
break;
|
||||
case 0x180:
|
||||
s->erdsr = value & ~3;
|
||||
s->rx_descriptor = s->erdsr;
|
||||
break;
|
||||
case 0x184:
|
||||
s->etdsr = value & ~3;
|
||||
s->tx_descriptor = s->etdsr;
|
||||
break;
|
||||
case 0x188:
|
||||
s->emrbr = value & 0x7f0;
|
||||
break;
|
||||
default:
|
||||
cpu_abort(cpu_single_env, "mcf_fec_write Bad address 0x%x\n",
|
||||
(int)addr);
|
||||
}
|
||||
mcf_fec_update(s);
|
||||
}
|
||||
|
||||
static int mcf_fec_can_receive(void *opaque)
|
||||
{
|
||||
mcf_fec_state *s = (mcf_fec_state *)opaque;
|
||||
return s->rx_enabled;
|
||||
}
|
||||
|
||||
static void mcf_fec_receive(void *opaque, const uint8_t *buf, int size)
|
||||
{
|
||||
mcf_fec_state *s = (mcf_fec_state *)opaque;
|
||||
mcf_fec_bd bd;
|
||||
uint32_t flags = 0;
|
||||
uint32_t addr;
|
||||
uint32_t crc;
|
||||
uint32_t buf_addr;
|
||||
uint8_t *crc_ptr;
|
||||
unsigned int buf_len;
|
||||
|
||||
DPRINTF("do_rx len %d\n", size);
|
||||
if (!s->rx_enabled) {
|
||||
fprintf(stderr, "mcf_fec_receive: Unexpected packet\n");
|
||||
}
|
||||
/* 4 bytes for the CRC. */
|
||||
size += 4;
|
||||
crc = cpu_to_be32(crc32(~0, buf, size));
|
||||
crc_ptr = (uint8_t *)&crc;
|
||||
/* Huge frames are truncted. */
|
||||
if (size > FEC_MAX_FRAME_SIZE) {
|
||||
size = FEC_MAX_FRAME_SIZE;
|
||||
flags |= FEC_BD_TR | FEC_BD_LG;
|
||||
}
|
||||
/* Frames larger than the user limit just set error flags. */
|
||||
if (size > (s->rcr >> 16)) {
|
||||
flags |= FEC_BD_LG;
|
||||
}
|
||||
addr = s->rx_descriptor;
|
||||
while (size > 0) {
|
||||
mcf_fec_read_bd(&bd, addr);
|
||||
if ((bd.flags & FEC_BD_E) == 0) {
|
||||
/* No descriptors available. Bail out. */
|
||||
/* FIXME: This is wrong. We should probably either save the
|
||||
remainder for when more RX buffers are available, or
|
||||
flag an error. */
|
||||
fprintf(stderr, "mcf_fec: Lost end of frame\n");
|
||||
break;
|
||||
}
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||||
buf_len = (size <= s->emrbr) ? size: s->emrbr;
|
||||
bd.length = buf_len;
|
||||
size -= buf_len;
|
||||
DPRINTF("rx_bd %x length %d\n", addr, bd.length);
|
||||
/* The last 4 bytes are the CRC. */
|
||||
if (size < 4)
|
||||
buf_len += size - 4;
|
||||
buf_addr = bd.data;
|
||||
cpu_physical_memory_write(buf_addr, buf, buf_len);
|
||||
buf += buf_len;
|
||||
if (size < 4) {
|
||||
cpu_physical_memory_write(buf_addr + buf_len, crc_ptr, 4 - size);
|
||||
crc_ptr += 4 - size;
|
||||
}
|
||||
bd.flags &= ~FEC_BD_E;
|
||||
if (size == 0) {
|
||||
/* Last buffer in frame. */
|
||||
bd.flags |= flags | FEC_BD_L;
|
||||
DPRINTF("rx frame flags %04x\n", bd.flags);
|
||||
s->eir |= FEC_INT_RXF;
|
||||
} else {
|
||||
s->eir |= FEC_INT_RXB;
|
||||
}
|
||||
mcf_fec_write_bd(&bd, addr);
|
||||
/* Advance to the next descriptor. */
|
||||
if ((bd.flags & FEC_BD_W) != 0) {
|
||||
addr = s->erdsr;
|
||||
} else {
|
||||
addr += 8;
|
||||
}
|
||||
}
|
||||
s->rx_descriptor = addr;
|
||||
mcf_fec_enable_rx(s);
|
||||
mcf_fec_update(s);
|
||||
}
|
||||
|
||||
static CPUReadMemoryFunc *mcf_fec_readfn[] = {
|
||||
mcf_fec_read,
|
||||
mcf_fec_read,
|
||||
mcf_fec_read
|
||||
};
|
||||
|
||||
static CPUWriteMemoryFunc *mcf_fec_writefn[] = {
|
||||
mcf_fec_write,
|
||||
mcf_fec_write,
|
||||
mcf_fec_write
|
||||
};
|
||||
|
||||
void mcf_fec_init(NICInfo *nd, target_phys_addr_t base, qemu_irq *irq)
|
||||
{
|
||||
mcf_fec_state *s;
|
||||
int iomemtype;
|
||||
|
||||
s = (mcf_fec_state *)qemu_mallocz(sizeof(mcf_fec_state));
|
||||
s->irq = irq;
|
||||
iomemtype = cpu_register_io_memory(0, mcf_fec_readfn,
|
||||
mcf_fec_writefn, s);
|
||||
cpu_register_physical_memory(base, 0x400, iomemtype);
|
||||
|
||||
s->vc = qemu_new_vlan_client(nd->vlan, mcf_fec_receive,
|
||||
mcf_fec_can_receive, s);
|
||||
memcpy(s->macaddr, nd->macaddr, 6);
|
||||
}
|
||||
@ -362,7 +362,7 @@ Qemu can emulate several different models of network card.
|
||||
Valid values for @var{type} are
|
||||
@code{i82551}, @code{i82557b}, @code{i82559er},
|
||||
@code{ne2k_pci}, @code{ne2k_isa}, @code{pcnet}, @code{rtl8139},
|
||||
@code{smc91c111} and @code{lance}.
|
||||
@code{smc91c111}, @code{lance} and @code{mcf_fec}.
|
||||
Not all devices are supported on all targets. Use -net nic,model=?
|
||||
for a list of available devices for your target.
|
||||
|
||||
|
||||
3
vl.h
3
vl.h
@ -1603,6 +1603,9 @@ void mcf_uart_mm_init(target_phys_addr_t base, qemu_irq irq,
|
||||
/* mcf_intc.c */
|
||||
qemu_irq *mcf_intc_init(target_phys_addr_t base, CPUState *env);
|
||||
|
||||
/* mcf_fec.c */
|
||||
void mcf_fec_init(NICInfo *nd, target_phys_addr_t base, qemu_irq *irq);
|
||||
|
||||
/* mcf5206.c */
|
||||
qemu_irq *mcf5206_init(uint32_t base, CPUState *env);
|
||||
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